排序方式: 共有2条查询结果,搜索用时 15 毫秒
1
1.
2.
研究基于分布式算法的并行度为2的串/并混合构架FIR数字滤波器设计,提出了一种新的FPGA实现结构。该结构引入一个新的移位累加模块,用于实现2查询表输出的累加运算,采用移位寄存器构建相关控制电路。设计输入精度为8位的FIR滤波器,通过Quartus II 7.1及Modelsim 6.0SE的综合与仿真,以及在EPF10K70RC240-4FPGA目标器件上的实现。结果表明:该结构有效缩减关键路径且简化模块化设计流程,性能获得显著提升。 相似文献
1