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| 试论在VHDL设计中进行电路简化 | |
| 引用本文： | 张为.试论在VHDL设计中进行电路简化[J].内蒙古科技与经济,2005(15):93-94. |
| 作者姓名： | 张为 |
| 作者单位： | 内蒙古科技大学,教育科学学院,信息技术教育系,内蒙古,包头,014030 |
| 摘 要： | 文章介绍了什么是VHDL，从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因，并提出了相应的解决方法。 |
| 关 键 词： | VHDL 电路简化 电子工程 |
| 文章编号： | 1007-6921(2005)15-0093-02 |
| 收稿时间： | 2005-06-25 |
| 修稿时间： | 2005年6月25日 |
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