| 一种自动生成Wallace树形乘法器Verilog源代码方法 |
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| 引用本文： | 邓建,徐洁.一种自动生成Wallace树形乘法器Verilog源代码方法[J].实验室研究与探索,2018(7). |
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| 作者姓名： | 邓建 徐洁 |
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| 作者单位： | 电子科技大学计算机科学与工程学院 |
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| 摘 要： | 乘法器是计算机系统中央处理单元、数字信号处理器、浮点运算器等数字系统的基本部件,Wallace树型乘法器是一种广泛采用的高速乘法器设计方案。在使用Verlog语言设计乘法器的过程中,由于Wallace树型乘法器的中间项目多,在源代码的输入过程中容易产生输入错误。随着乘法器的输入位数增加,Verilog源代码的数量会急剧增加,因此采用手工输入Verilog源代码的方法效率不高。在一些具体的设计项目中,需要实现操作数数据位数不同的Wallace树型乘法器。针对Wallace树型乘法器的Verilog源代码设计提出改进,设计了一个自动生成Verilog代码的应用程序,可自动生成8×8、24×24、24×26、24×28、26×24和26×26位Wallace树型乘法器,采用仿真软件对生成的Verilog代码进行了测试,解决了人工输入Verilog代码时容易出错的问题,提高了设计效率。
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