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1.
宽带CMOS LC压控振荡器设计及相位噪声分析 总被引：1，自引：0，他引：1
应用标准0.18μm CMOS工艺设计并实现了宽带交叉耦合LC压控振荡器.采用开关电容阵列拓宽频率范围.设计过程中对相位噪声进行了优化.应用线性时变模型(LTV)推导出相位噪声与MOS晶体管宽长比之间的函数关系,从理论上给出相位噪声性能最优的元件参数取值范围.为简化推导过程,针对电路特点按晶体管工作状态来细分电路工作区域,从而避免了大量积分运算,以尽可能简单的比例形式得到相位噪声与设计变量间的函数关系.测试结果表明,在1.8V电源电压下,核心电路工作电流为8.8mA,压控振荡器的频率范围为1.17 ～1.90GHz,10kHz频偏处相位噪声达到-83dBc/Hz.芯片面积为1.2mm×0.9mm. 相似文献
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设计并实现了一个应用于ZigBee收发机的全集成整数N频率综合器.频率综合器中采用了稳定环路带宽技术,使频率综合器的环路带宽在压控振荡器（VCO）的整个输出频率范围内恒定不变,从而维持了频率综合器的相位噪声最优值与环路稳定性.频率综合器的同相与正交信号（IQ）由VCO输出端的除2分频器产生.该频率综合器采用0.18μm RF CMOS工艺技术制造,芯片面积约1.7mm2.频率综合器采用在晶圆测试的方式进行了测试.在1.8V电源电压下,频率综合器不包括输出缓冲所消耗的总功率为28.8mW.频率综合器在2.405GHz载波1及3MHz频偏处测得相位噪声分别为-110和-122dBc/Hz.频率综合器在2MHz频偏处测得的参考杂散为-48.2dBc.测得的建立时间约为160μs. 相似文献
3.
实现了一种基于CMOS工艺的用于DRM与DAB数字广播射频调谐器的具有低相位噪声与低功耗的工作在37.5MHz的差分结构晶体振荡器.在晶体振荡器的核心部分采用了PMOS晶体管来代替传统的NMOS晶体管以降低相位噪声.采用了对称结构的电流镜以提高直流稳定度.采用了由一阶CMOS运算跨导放大器和简单的幅度探测器构成的幅度探测电路以提高输出信号的电流精确度.芯片采用0.18-μmCMOS工艺实现,芯片面积为0.35mm×0.3mm.芯片包含用于驱动50Ω测试的负载接口电路,在1.8V供电电压下,所测得的芯片功耗仅为3.6mW.晶体振荡器的工作输出信号在距离其中心频率37.5MHz频偏1kHz处的相位噪声为-134.7dBc/Hz. 相似文献
4.
介绍了一种应用于DRM/DAB频率综合器的宽带低相位噪声低功耗的CMOS压控振荡器.为了获得宽工作频带和大调谐范围,在LC谐振腔里并联一个开关控制的电容阵列.所设计的压控振荡器应用中芯国际的0.18μm RF CMOS工艺进行了流片实现.包括测试驱动电路和焊盘,整个芯片面积为750μm×560μm.测试结果表明,该压控振荡器的调谐范围为44.6%,振荡频率范围为2.27～3.57GHz.其相位噪声在频偏为1MHz时为-122.22dBc/Hz.在1.8V的电源电压下,其核心的功耗为6.16mW. 相似文献
5.
介绍了一种用于毫米波系统的下变频器,其中混频器采用了肖特基二极管镜频回收混频结构,振荡器采用了DRO(dielectric resonator oscillator)结构以提高系统性能,以保证在合适的体积内实现较高的频率稳定度.描述了系统中低噪声放大器、混频器、振荡器的性能,用于评估系统链路性能,最后合并制作在单个基片上.根据测试结果,该下变频器的噪声系数在35GHz处1GHz频率范围内小于5dB,单边带相位噪声系数在偏离载波200kHz处达到-70dBc/Hz.由于采用了介质谐振结构,本振的频率稳定度小于60×10-6/℃. 相似文献
6.
CMOS工艺的低相位噪声LC VCO设计 总被引：3，自引：0，他引：3
本文介绍了用0.18μm 6层金属混合信号/射频 CMOS工艺设计的2个 LC谐振压控振荡器及测试结果, 并给出了优化设计的方法和步骤. 第1个振荡器采用混合信号晶体管设计, 振荡频率为2. 64GHz, 相位噪声为-93. 5dBc/Hz@500kHz. 第2个振荡器使用相同的电路结构, 采用射频晶体管设计, 振荡频率为2. 61GHz, 相位噪声为-95.8dBc/Hz＠500kHz. 在2V电源下, 它们的功耗是8mW, 最大输出功率分别为-7dBm和-5.4dBm. 2个振荡器均使用片上元件实现, 电路的集成简单可靠. 相似文献
7.
描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm. 相似文献
8.
蓝牙射频前端跳频频综的几项关键技术 总被引：1，自引：0，他引：1
提出了应用于蓝牙射频前端的跳频频率综合器的设计方案,并介绍了关键模块压控振荡器与双模预分频器的设计技术,采用混合0.18 μm CMOS工艺进行了流片验证.设计的压控振荡器性能稳定,低功耗低相噪,频率在2.4 GHz时测试相位噪声达-114.32 dBc/Hz@2.4 MHz.对双模分频器进行了设计优化,并采用一种集成"或"逻辑的锁存器结构,降低了功耗,提高了电路速度.测试结果显示电路在1.8 V时稳定工作双模分频器核心功耗仅5.76 mW;均方差抖动在输出周期为118.3 MHz时仅为2 ps,约占输出周期的0.02%. 相似文献
9.
杨萍 《长江工程职业技术学院学报》1996,(4)
锁相环路实质上是一个性能优良的有源滤波器,其滤波性能是指环路对噪声及杂散干扰的抑制作用。因锁相环是一个相位负反馈系统,它的滤波性能是任何LC、RC、石英晶体、陶瓷片等滤波器所难以达到的。频率合成器中的锁相环在很大程度上决定了频率合成器输出的频谱纯度,合成器输出频率随时间作随机变化,主要是由相位噪声和杂散干扰对振荡器调辐和调频引起的, 相似文献
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11.
黄海源 《岳阳职业技术学院学报》2001,16(2):64-65
以CMOS集成电路取代晶体管构成单边带调制器和载波振荡器,有效地释解了平衡调制器或环形调制器等对电路的平衡对称性、器件特性的一致性的苛刻要求,而使电路结构简化、性能提高、耗电减少、温度特性好、工作稳定可靠. 相似文献
12.
延迟锁相环能够产生精确的延时而被广泛使用。本文介绍了一种适用于直接调制发射机锁相电路环路校准的延迟锁相环。电路采用TSMC 0.18μm CMOS工艺实现,参考频率为26 MHz。在3.3 V电源电压下的仿真结果显示:延迟锁相环锁定时间为520ns,锁定相位为2π,同时输出8路相位差为45o间隔的时钟。 相似文献
13.
给出了一个应用于无线局域网WLAN802.11a的中低噪声、高增益的下变频器.该下变频器采用高中频的结构,输入的射频频率(RF)、本振(LO)频率和输出的中频频率(IF)分别为5.15 ～5.35,4.15 ～4.35和1GHz.为了提高混频器的线性度,电路采用了伪差分的吉尔伯特结构和源极电阻负反馈技术;为了获得低的噪声系数,混频器采用电流源注入技术和LC谐振电路作为负载.此外,采用了一种改进的源极跟随器输出缓冲电路,在不恶化其他性能的情况下混频器可以达到较高的增益.该芯片采用0.18μm RF CMOS工艺制作,包含所有焊盘在内的芯片尺寸为580μm×1 185μm.测试结果表明:在1.8V电源电压下,消耗电流为3.8mA,转换增益为10.1dB,输入1dB压缩点为-3.5dBm,输入三阶截点为5.3dBm,单边带(SSB)噪声系数(NF)为8.65dB. 相似文献
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基于光纤马赫-曾德干涉仪,以半导体激光器为光源,选取不同长度的光纤延迟线,对由光源相位噪声引入的系统噪声进行测量,实验结果与理论模拟基本吻合.结果表明,线宽为5MHz的半导体激光器,当光纤延迟线长度从2米增加到20米,系统平均噪声由-80dB/Hz增加到-60dB/Hz,噪声的增加值与模拟的结果基本一致.表明随着光纤延迟线长度的增加,光源相位噪声增大并超过光源强度噪声成为系统噪声的主要来源.对光源相位噪声进行了一定的实验测算和分析工作,为干涉测量系统的量化设计提供了指导. 相似文献
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433MHz低功耗CMOS LNA的噪声优化与实现(英文) 总被引：1，自引：0，他引：1
采用0.18μm SMIC数模混合与射频(RF)CMOS工艺实现了一个应用于ISM(工业、科学和医疗)频段接收机的433 MHz低功耗低噪声放大器(LNA)的设计.电路通过调节源级反馈电感和在LNA输入晶体管上并联电容的方法实现了最优的噪声性能.测试结果表明,LNA在431 MHz处的噪声系数为2.4 dB,S21=16 dB,S11=-11 dB,S22=-9 dB,反向隔离度大于35 dB.测量的1-dB压缩点(P1dB)和输入三阶交调(ⅡP3)分别为-13dBm和-3 dBm.芯片面积为0.55 mm×1.2 mm,在1.8 V供电时整个电路功耗仅4 mW. 相似文献
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《东南大学学报》2021,(1)
基于硅转接板工艺实现了超宽带混频微系统组件的三维异构集成,该混频组件由混频多功能芯片和倍频多功能芯片级联而成.基于晶圆级金-金键合工艺实现了四层高阻硅基板堆叠封装.每一层均采用硅通孔(TSV)技术,从而实现信号之间的互连.单片集成微波芯片(MMIC)嵌入在硅腔内,硅基滤波器集成在高阻硅衬底上.硅基转接板上的互连线、腔体以及滤波器采用AutoCAD进行设计,并采用HFSS进行三维电磁场仿真.根据测试结果,混频多功能芯片的射频频率为40～44 GHz,中频频率可覆盖Ku频段,尺寸为10 mm×11 mm×1 mm.倍频多功能芯片工作在16～20 GHz频段,对基波信号的抑制优于50 dB,对二次谐波信号的抑制优于40 dB,尺寸为8 mm×8 mm×1 mm.级联后完全组装的混频组件可实现优于-50 dBc的杂散抑制比和优于15 dB的增益. 相似文献
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介绍了由锁相技术的芯片ADF4157研制小数分频频率合成器的原理和设计方法.单片机AT89C51作为外围电路,解决了频率合成器中大的鉴相频率与小的频率间隔之间的矛盾,电路简单实用.仿真数据结果表明,不恶化相位噪声,环路开环增益与相位裕量比较好,频率分辨率有了提高. 相似文献
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设计了一种用于逐次逼近型ADC中的电容自校准电路.通过增加一个校准周期,该电容自校准结构即可与原电路并行工作,并可校准电路工作时产生的误差.采用该电路设计了一个用于多通道逐次逼近型结构的10bit32Msample/s模数转换器单元,该芯片在Chart0.25μm2.5V工艺上实现,总的芯片面积为1.4mm×1.3mm.在32MHz工作时,通过校准后的信噪比仿真结果为59.5861dB,无杂散动态范围为70.246dB.芯片实测,输入频率5.8MHz时,信噪失真比为44.82dB,无杂散动态范围为63.7604dB. 相似文献
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对T 型衰减器的插入损耗和衰减性能进行了理论分析, 在此基础上设计了一个用于跳时超宽带(TH-UWB)通信的载波频率为4 GHz 的通断键控(OOK)调制器. 该调制器的核心是一个T 型RF CMOS 衰减器, 其电路拓扑结构包括3个主要部分: 振荡频率为4 GHz 的振荡器、由射频CMOS 晶体管构成的T 型衰减器和带有L 型结构的输出阻抗匹配网络. 该调制器由一个脉位调制(PPM)信号控制, 使已调信号的包络随控制信号的幅度而变化, 以实现调制功能. 除此之外, 输出匹配网络将调制器的输出阻抗匹配到50Ω负载. 调制器采用0.18 μm 射频CMOS 工艺进行设计并仿真, 其芯片经过测试, 在1.8 V 电源和50Ω负载下有65 mV 的输出幅度, 输出端回波损耗(S11)小于-10 dB, 功耗为12.3 mW, 芯片尺寸为0.7 mm×0.8 mm. 相似文献