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采用TSMC 0.18μmCMOS工艺实现了一种应用于光纤通信系统SDH STM-64的10 Gbit/s1:4分接器,整个系统采用树型结构,由1个高速1:2分接器、2个低速1:2分接器、分频器以及数据和时钟输入输出缓冲组成.为达到优化性能、降低功耗的目标,其中高速分接部分和5 GHz 1:2分频器都采用共栅结构、单时钟输入的锁存器;而低速分接部分则由动态CMOS逻辑实现.通过在片晶圆测试,该芯片在输入10 Gbit/s、长度为231-1的伪随机码流时工作性能良好,电源电压1.8 V,功耗仅为100mW.芯片面积为0.65 mm×0.75 mm. 相似文献
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描述了一种基于TSMC 0.25 μm CMOS工艺设计的10 Gbit/s(STM-64,OC-192)四相位时钟1:4分接器.为了实现最高的工作频率和抑制共模噪声,所有的电路都采用了源极耦合逻辑(SCFL)结构.本分接器的特点是通过采用固定延时缓冲来实现四相位时钟和输出边沿的对准.通过在晶圆测试,该芯片在输入10 Gbit/s 长度为231-1伪随机码流时,分接功能正确.此时所测得的眼图的均方根抖动、上升沿和下降沿分别为11,123和137 ps.芯片面积为0.9 mm×1.2 mm,在3.3 V单电源供电的情况下的典型功耗为550 mW. 相似文献
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描述了一种基于TSMC0 25μmCMOS工艺设计的10Gbit/s(STM 64,OC 192)四相位时钟1∶4分接器.为了实现最高的工作频率和抑制共模噪声,所有的电路都采用了源极耦合逻辑(SCFL)结构.本分接器的特点是通过采用固定延时缓冲来实现四相位时钟和输出边沿的对准.通过在晶圆测试,该芯片在输入10Gbit/s长度为231 -1伪随机码流时,分接功能正确.此时所测得的眼图的均方根抖动、上升沿和下降沿分别为11, 123和137ps.芯片面积为0 9mm×1 2mm,在3 3V单电源供电的情况下的典型功耗为550mW. 相似文献
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利用CMOS晶体管迁移率和阈值电压温度效应相互补偿的原理 ,采用CSMC HJ 0 6 μmCMOS技术设计了一种稳定的带隙参考电压源 ,该带隙参考电压源可以在 0～ 85℃、电源电压 4 5～5 5V的范围内正常工作 ,输出参考电压为 1 12 2～ 1 176V ,输出参考电压浮动比例小于± 3 70 % .包括键合用的焊盘在内 ,芯片的总面积仅为 0 4mm× 0 4mm ,当电源电压在 4 5～ 5 5V范围内变化时 ,电路总的功率消耗在 2 8 3～ 4 8 8mW之间浮动 . 相似文献
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描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm. 相似文献
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采用TSMC0·18μm CMOS工艺实现了一种应用于光纤通信系统SDH STM-64的10Gbit/s1∶4分接器,整个系统采用树型结构,由1个高速1∶2分接器、2个低速1∶2分接器、分频器以及数据和时钟输入输出缓冲组成.为达到优化性能、降低功耗的目标,其中高速分接部分和5GHz1∶2分频器都采用共栅结构、单时钟输入的锁存器;而低速分接部分则由动态CMOS逻辑实现.通过在片晶圆测试,该芯片在输入10Gbit/s、长度为231-1的伪随机码流时工作性能良好,电源电压1·8V,功耗仅为100mW.芯片面积为0·65mm×0·75mm. 相似文献
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采用0.35μm CMOS工艺设计2.5 Gbit/s速率光纤通信用收发全集成电路.发射部分包括复接和激光驱动电路, 完成4路622 Mbit/s随机信号输入、1路2.5 Gbit/s驱动信号输出的功能; 接收部分完成1路2.5 Gbit/s微弱随机信号输入、 4路622 Mbit/s分接输出功能.主要电路包括前置放大、限幅放大、时钟恢复、数据判决和1: 4分接. 测试结果显示, 2.5 Gbit/s光纤通信用发射芯片逻辑功能正确, 激光驱动器输出数据眼图10%～90%上升、下降沿时间分别为211.1 ps和200 ps; 2.5 Gbit/s光纤通信用接收芯片接收灵敏度优于20 mV, 恢复出的数据和时钟分别经过1: 4数据分接和1: 4时钟分频后, 相位抖动的均方根值分别为15.6 ps和1.9 ps. 两芯片均适用于2.5 Gbit/s速率光纤通信系统. 相似文献
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利用截止频率为49GHz 的0.18-μm CMOS工艺,设计实现了11.6-GHz锁相环电路.该电路由模拟乘法鉴相器、单极点低通滤波器及采用可变负电阻负载的三级环形振荡器构成.在片晶圆测试表明,该芯片在输入速率为11.6 GHz、长度为231-1伪随机序列的情况下,恢复时钟的均方根抖动为2.2 ps.锁相环的跟踪范围为250 MHz.环形振荡器在偏离中心频率为10 MHz处的单边带相位噪声为-107 dBc/Hz.在锁定条件下,锁相环在偏离中心频率为10 MHz处的单边带相位噪声为-99dBc/Hz.芯片面积为0.47 mm×0.72 mm,在1.8-V电源供电下,功耗为164 mW. 相似文献
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