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1.
采用TSMC 0.18μmCMOS工艺实现了一种应用于光纤通信系统SDH STM-64的10 Gbit/s1:4分接器,整个系统采用树型结构,由1个高速1:2分接器、2个低速1:2分接器、分频器以及数据和时钟输入输出缓冲组成.为达到优化性能、降低功耗的目标,其中高速分接部分和5 GHz 1:2分频器都采用共栅结构、单时钟输入的锁存器;而低速分接部分则由动态CMOS逻辑实现.通过在片晶圆测试,该芯片在输入10 Gbit/s、长度为231-1的伪随机码流时工作性能良好,电源电压1.8 V,功耗仅为100mW.芯片面积为0.65 mm×0.75 mm. 相似文献
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描述了一种基于TSMC0 25μmCMOS工艺设计的10Gbit/s(STM 64,OC 192)四相位时钟1∶4分接器.为了实现最高的工作频率和抑制共模噪声,所有的电路都采用了源极耦合逻辑(SCFL)结构.本分接器的特点是通过采用固定延时缓冲来实现四相位时钟和输出边沿的对准.通过在晶圆测试,该芯片在输入10Gbit/s长度为231 -1伪随机码流时,分接功能正确.此时所测得的眼图的均方根抖动、上升沿和下降沿分别为11, 123和137ps.芯片面积为0 9mm×1 2mm,在3 3V单电源供电的情况下的典型功耗为550mW. 相似文献
3.
描述了一种基于TSMC 0.25 μm CMOS工艺设计的10 Gbit/s(STM-64,OC-192)四相位时钟1:4分接器.为了实现最高的工作频率和抑制共模噪声,所有的电路都采用了源极耦合逻辑(SCFL)结构.本分接器的特点是通过采用固定延时缓冲来实现四相位时钟和输出边沿的对准.通过在晶圆测试,该芯片在输入10 Gbit/s 长度为231-1伪随机码流时,分接功能正确.此时所测得的眼图的均方根抖动、上升沿和下降沿分别为11,123和137 ps.芯片面积为0.9 mm×1.2 mm,在3.3 V单电源供电的情况下的典型功耗为550 mW. 相似文献
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采用TSMC 0.18 μm CMOS 工艺实现了一个20 Gbit/s 1∶2分接器,分接器由主从从、主从D触发器和数据输出缓冲组成.D触发器单元采用动态负载结构,其偏置晶体管采用单时钟输入的共栅结构.动态负载结构的触发器工作速度更快因为它减小了输出点的冲放电时间,而且由于工作时电流处于开关模式,其功耗更低.另外,触发器中采用交叉耦合的正反馈三极管对,加快了整个电路的速度.通过在片晶圆测试,该芯片在输入20 Gbit/s、长度为223-1的伪随机码时工作良好.功耗仅为108 mW,芯片面积为475 μm×578 μm. 相似文献
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采用TSMC 0.18 μm CMOS 工艺实现了一个20 Gbit/s 1∶2分接器,分接器由主从从、主从D触发器和数据输出缓冲组成.D触发器单元采用动态负载结构,其偏置晶体管采用单时钟输入的共栅结构.动态负载结构的触发器工作速度更快因为它减小了输出点的冲放电时间,而且由于工作时电流处于开关模式,其功耗更低.另外,触发器中采用交叉耦合的正反馈三极管对,加快了整个电路的速度.通过在片晶圆测试,该芯片在输入20 Gbit/s、长度为223-1的伪随机码时工作良好.功耗仅为108 mW,芯片面积为475 μm×578 μm. 相似文献
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采用0.35μm CMOS工艺设计2.5 Gbit/s速率光纤通信用收发全集成电路.发射部分包括复接和激光驱动电路, 完成4路622 Mbit/s随机信号输入、1路2.5 Gbit/s驱动信号输出的功能; 接收部分完成1路2.5 Gbit/s微弱随机信号输入、 4路622 Mbit/s分接输出功能.主要电路包括前置放大、限幅放大、时钟恢复、数据判决和1: 4分接. 测试结果显示, 2.5 Gbit/s光纤通信用发射芯片逻辑功能正确, 激光驱动器输出数据眼图10%～90%上升、下降沿时间分别为211.1 ps和200 ps; 2.5 Gbit/s光纤通信用接收芯片接收灵敏度优于20 mV, 恢复出的数据和时钟分别经过1: 4数据分接和1: 4时钟分频后, 相位抖动的均方根值分别为15.6 ps和1.9 ps. 两芯片均适用于2.5 Gbit/s速率光纤通信系统. 相似文献
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描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm. 相似文献
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针对无源光网络(PON)设计了10 Gbit/s的突发模式前置放大器. 为了获取大动态范围和快速响应,电路采用DC耦合结构,并设计了一种反馈型峰值检测单元以实现自动增益控制与阈值提取功能. 利用调节型共源共栅(RGC)结构的输入级单元减小了电路的输入电阻,使得包括光检测器电容在内的大寄生电容与电路的主极点相隔离,从而提高了带宽. 该前置放大器采用低成本的0.13 μm CMOS工艺实现,芯片面积为425μm×475μm,总功耗为23.4mW. 测试结果表明,电路的工作速率范围在1.25 ～10.312 5Gbit/s,可提供64.0 dBΩ的高跨阻增益与54. 6 dBΩ的低跨阻增益,输入动态范围大于22.9 dB. 等效输入噪声电流为23.4 pA/Hz1/2. 该放大器可满足10G-EPON与XG-PON的相关指标. 相似文献
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设计实现了一种应用于IEEE 802.11a收发信机的PLL频率综合器中的可编程分频器.介绍了逻辑综合、版图规划、布局布线等VLSI设计流程的关键步骤,通过将后端信息返标到前端设计工具,生成自定义线负载模型,优化了深亚微米工艺下的设计流程.可编程分频器采用Artisan TSMC 0.18μm CMOS标准单元库设计并流片.芯片内核面积为1 360.5μm2,可工作在100 ~200MHz的频率范围.测试结果表明芯片能够完成精确的分频比. 相似文献
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在给出倍频电路后,将输入时钟进行倍频,以方便实现整数倍的等占空比分频,对于小数分频则采用双模前置方式,利用将小数部分累加的方法,将N及N+1分频器混合均匀,以减小输出信号的相位波动.仿真结果表明,设计的程控分频器可适用于对100MHz以内的信号进行任意分频. 相似文献
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讨论一款基于SiGe BiCMOS工艺工作速率为10 Gb/s激光驱动芯片的设计.该激光驱动芯片包括输入缓冲、驱动放大电路和输出级电路3个部分.输入缓冲、驱动放大电路采用电流模电路,满足高速数据传输和放大的能力.输出级电路结构采用新型的MOS-HBT共源共栅结构可以降低米勒效应减小输入电容,从而使激光驱动芯片工作在10 Gb/s时也能达到良好的性能.主电路电源电压为3.3 V,输出级电路供电电压为5.5 V,确保激光器有足够的电压摆幅.芯片总面积(包括焊盘)为600μm×800μm,,测试表明当输入10 Gb/s的非归零随机码,输出级电源电压为5.5 V时,电路总功耗为660 mw,在50 Ω负载上可以提供3 V的驱动电压(相应的驱动电流为60mA).测试眼图清晰,可以很好地满足SDH STM64/SONNET OC192和10 Gb/s以太网的模板要求. 相似文献
14.
利用截止频率为49GHz 的0.18-μm CMOS工艺,设计实现了11.6-GHz锁相环电路.该电路由模拟乘法鉴相器、单极点低通滤波器及采用可变负电阻负载的三级环形振荡器构成.在片晶圆测试表明,该芯片在输入速率为11.6 GHz、长度为231-1伪随机序列的情况下,恢复时钟的均方根抖动为2.2 ps.锁相环的跟踪范围为250 MHz.环形振荡器在偏离中心频率为10 MHz处的单边带相位噪声为-107 dBc/Hz.在锁定条件下,锁相环在偏离中心频率为10 MHz处的单边带相位噪声为-99dBc/Hz.芯片面积为0.47 mm×0.72 mm,在1.8-V电源供电下,功耗为164 mW. 相似文献
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可编程分频器是PLL频率综合器中的重要单元,用标准单元方法实现了一种适用于数字电视地面广播(DVB-T)接收机的PLL频率综合器的可编程分频器.结合双模分频器,所设计的分频器可实现926～1387之间的整数分频.除了传统的逻辑综合、版图规划、布局布线等标准单元设计流程,所设计流程中还考虑了前端设计和后端设计之间的信息交互.通过将后端信息返标到前端设计工具,生成了用户定义的线负载模型,该模型比缺省的模型更接近实际情况.该可编程分频器采用ARTISAN TSMC 0.18 um CMOS标准单元库设计并流片,芯片面积为675um×475um,1.8 V电压下的功耗为2mW.测试结果表明芯片工作正确,能够完成精确的分频比. 相似文献
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本文设计了一种新颖的单片集成、适用于高速串行通信接口接收端和数据恢复电路的等间距高精度五相时钟发生电路．基于负反馈动态调整原理和数字化的模拟电路设计技术,电路采用TSMC（Taiwan Semiconductor Manufacturing Company Ltd）的CMOS 0．25um工艺设计和后仿真,实验结果表明：时钟发生电路可正确输出五相时钟,周期均为2．08ns（频率480Mbps）;相互间隔0．416ns,抖动为35ps,锁定时间为1．8us,满足高速串行通信接口接收端和数据恢复电路对五相时钟的要求．． 相似文献
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《东南大学学报》2006,(4)
第1期一种低功耗的10Gbit/s CMOS1∶4分接器………蒋俊洁 冯 军 李有慧 胡庆生 熊明珍(1)RS(255,239)解码器并行钱氏搜索电路的面积优化………胡庆生 王志功 张 军 肖 洁(5)已知可变符号构成的保护间隔在单载波/多载波通信系统中的应用………李 玮 程时昕 陈 明(11)直扩多用户超宽带系统在室内衰落信道下的BER表达式…………………樊祥宁 黄勇富 毕光国(16)无线传感器网络节点的物理层设计…………………………………………钟子果 胡爱群 王 丹(21)改进的人脸识别主分量分析算法…………………………………………罗 琳 邹采荣 仰枫帆(26… 相似文献
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设计并实现了一个应用于ZigBee收发机的全集成整数N频率综合器.频率综合器中采用了稳定环路带宽技术,使频率综合器的环路带宽在压控振荡器（VCO）的整个输出频率范围内恒定不变,从而维持了频率综合器的相位噪声最优值与环路稳定性.频率综合器的同相与正交信号（IQ）由VCO输出端的除2分频器产生.该频率综合器采用0.18μm RF CMOS工艺技术制造,芯片面积约1.7mm2.频率综合器采用在晶圆测试的方式进行了测试.在1.8V电源电压下,频率综合器不包括输出缓冲所消耗的总功率为28.8mW.频率综合器在2.405GHz载波1及3MHz频偏处测得相位噪声分别为-110和-122dBc/Hz.频率综合器在2MHz频偏处测得的参考杂散为-48.2dBc.测得的建立时间约为160μs. 相似文献
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崔晶 《深圳职业技术学院学报》2014,(3):59-62
介绍一种采用FPGA（现场可编程门阵列电路）实现SDH（同步数字体系）设备时钟芯片设计技术,硬件主要由1个FPGA和1个高精度温补时钟组成.通过该技术,可以在FPGA中实现需要专用芯片才能实现的时钟芯片各种功能,而且输入时钟数量对比专用芯片更加灵活,实现该功能的成本降低三分之一.该技术实现的时钟输出完全符合ITU-TG.813标准,可广泛应用于各种SDH设备中. 相似文献
20.
实现了一种基于CMOS工艺的用于DRM与DAB数字广播射频调谐器的具有低相位噪声与低功耗的工作在37.5MHz的差分结构晶体振荡器.在晶体振荡器的核心部分采用了PMOS晶体管来代替传统的NMOS晶体管以降低相位噪声.采用了对称结构的电流镜以提高直流稳定度.采用了由一阶CMOS运算跨导放大器和简单的幅度探测器构成的幅度探测电路以提高输出信号的电流精确度.芯片采用0.18-μmCMOS工艺实现,芯片面积为0.35mm×0.3mm.芯片包含用于驱动50Ω测试的负载接口电路,在1.8V供电电压下,所测得的芯片功耗仅为3.6mW.晶体振荡器的工作输出信号在距离其中心频率37.5MHz频偏1kHz处的相位噪声为-134.7dBc/Hz. 相似文献