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1.
宽带CMOS LC压控振荡器设计及相位噪声分析 总被引：1，自引：0，他引：1
应用标准0.18μm CMOS工艺设计并实现了宽带交叉耦合LC压控振荡器.采用开关电容阵列拓宽频率范围.设计过程中对相位噪声进行了优化.应用线性时变模型(LTV)推导出相位噪声与MOS晶体管宽长比之间的函数关系,从理论上给出相位噪声性能最优的元件参数取值范围.为简化推导过程,针对电路特点按晶体管工作状态来细分电路工作区域,从而避免了大量积分运算,以尽可能简单的比例形式得到相位噪声与设计变量间的函数关系.测试结果表明,在1.8V电源电压下,核心电路工作电流为8.8mA,压控振荡器的频率范围为1.17 ～1.90GHz,10kHz频偏处相位噪声达到-83dBc/Hz.芯片面积为1.2mm×0.9mm. 相似文献
2.
对T 型衰减器的插入损耗和衰减性能进行了理论分析, 在此基础上设计了一个用于跳时超宽带(TH-UWB)通信的载波频率为4 GHz 的通断键控(OOK)调制器. 该调制器的核心是一个T 型RF CMOS 衰减器, 其电路拓扑结构包括3个主要部分: 振荡频率为4 GHz 的振荡器、由射频CMOS 晶体管构成的T 型衰减器和带有L 型结构的输出阻抗匹配网络. 该调制器由一个脉位调制(PPM)信号控制, 使已调信号的包络随控制信号的幅度而变化, 以实现调制功能. 除此之外, 输出匹配网络将调制器的输出阻抗匹配到50Ω负载. 调制器采用0.18 μm 射频CMOS 工艺进行设计并仿真, 其芯片经过测试, 在1.8 V 电源和50Ω负载下有65 mV 的输出幅度, 输出端回波损耗(S11)小于-10 dB, 功耗为12.3 mW, 芯片尺寸为0.7 mm×0.8 mm. 相似文献
3.
CMOS工艺的低相位噪声LC VCO设计 总被引：3，自引：0，他引：3
本文介绍了用0.18μm 6层金属混合信号/射频 CMOS工艺设计的2个 LC谐振压控振荡器及测试结果, 并给出了优化设计的方法和步骤. 第1个振荡器采用混合信号晶体管设计, 振荡频率为2. 64GHz, 相位噪声为-93. 5dBc/Hz@500kHz. 第2个振荡器使用相同的电路结构, 采用射频晶体管设计, 振荡频率为2. 61GHz, 相位噪声为-95.8dBc/Hz＠500kHz. 在2V电源下, 它们的功耗是8mW, 最大输出功率分别为-7dBm和-5.4dBm. 2个振荡器均使用片上元件实现, 电路的集成简单可靠. 相似文献
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利用截止频率为49GHz 的0.18-μm CMOS工艺,设计实现了11.6-GHz锁相环电路.该电路由模拟乘法鉴相器、单极点低通滤波器及采用可变负电阻负载的三级环形振荡器构成.在片晶圆测试表明,该芯片在输入速率为11.6 GHz、长度为231-1伪随机序列的情况下,恢复时钟的均方根抖动为2.2 ps.锁相环的跟踪范围为250 MHz.环形振荡器在偏离中心频率为10 MHz处的单边带相位噪声为-107 dBc/Hz.在锁定条件下,锁相环在偏离中心频率为10 MHz处的单边带相位噪声为-99dBc/Hz.芯片面积为0.47 mm×0.72 mm,在1.8-V电源供电下,功耗为164 mW. 相似文献
5.
用于神经信号再生的神经功能电压驱动电路 总被引：1，自引：0，他引：1
采用华润上华0.6μm CMOS工艺,设计实现了一种用于神经信号再生微电子系统的低功耗、高增益功能电激励电压驱动电路.它可以用于驱动激励电极和与之相连的神经来再生神经信号.电路由2部分组成:全差分折叠式共源共栅放大器及带过载保护的互补型甲乙类输出级.电路采用了满摆幅的输入输出结构,保证了大输入电压范围和大输出电压范围.仿真结果表明,电路增益可以达到81dB,具有295kHz的3dB带宽.芯片面积为1.06mm×0.52mm.经流片实现后在片测试,在单电源 5V下工作,直流功耗约为7.5mW,输出电压幅度达到4.8V;同时在单电源 3.3V下也可正常工作. 相似文献
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《东南大学学报》2016,(1)
基于盖革模式(GM)雪崩光电二极管(GM-APD)探测阵列,设计了一种可用于红外3D成像的高性能红外传感读出电路(ROIC).该电路系统主要由主动淬火电路(AQC)、时间数字转换电路(TDC)和其他时序控制电路3个模块组成.AQC与TDC共同构成像素电路,在其余模块的配合下,由AQC电路检测GM-APD传感器产生的电流信号,TDC电路进行光子飞行时间(TOF)的计量,并转换为数字信号输出,从而实现更好的噪声抑制,更高的探测灵敏度.该电路采用CSMC 0.5μm标准CMOS工艺流片,阵列规模为8×8,像元中心距离100μm,芯片测试结果表明,电路功能良好,在250 MHz时钟驱动下,芯片可达到1 ns的时间分辨率,该电路可用于面阵结构红外探测系统或焦平面阵列. 相似文献
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433MHz低功耗CMOS LNA的噪声优化与实现(英文) 总被引：1，自引：0，他引：1
采用0.18μm SMIC数模混合与射频(RF)CMOS工艺实现了一个应用于ISM(工业、科学和医疗)频段接收机的433 MHz低功耗低噪声放大器(LNA)的设计.电路通过调节源级反馈电感和在LNA输入晶体管上并联电容的方法实现了最优的噪声性能.测试结果表明,LNA在431 MHz处的噪声系数为2.4 dB,S21=16 dB,S11=-11 dB,S22=-9 dB,反向隔离度大于35 dB.测量的1-dB压缩点(P1dB)和输入三阶交调(ⅡP3)分别为-13dBm和-3 dBm.芯片面积为0.55 mm×1.2 mm,在1.8 V供电时整个电路功耗仅4 mW. 相似文献
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设计并实现了一个应用于ZigBee收发机的全集成整数N频率综合器.频率综合器中采用了稳定环路带宽技术,使频率综合器的环路带宽在压控振荡器（VCO）的整个输出频率范围内恒定不变,从而维持了频率综合器的相位噪声最优值与环路稳定性.频率综合器的同相与正交信号（IQ）由VCO输出端的除2分频器产生.该频率综合器采用0.18μm RF CMOS工艺技术制造,芯片面积约1.7mm2.频率综合器采用在晶圆测试的方式进行了测试.在1.8V电源电压下,频率综合器不包括输出缓冲所消耗的总功率为28.8mW.频率综合器在2.405GHz载波1及3MHz频偏处测得相位噪声分别为-110和-122dBc/Hz.频率综合器在2MHz频偏处测得的参考杂散为-48.2dBc.测得的建立时间约为160μs. 相似文献
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描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm. 相似文献
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采用TSMC 0.18 μm CMOS 工艺实现了一个20 Gbit/s 1∶2分接器,分接器由主从从、主从D触发器和数据输出缓冲组成.D触发器单元采用动态负载结构,其偏置晶体管采用单时钟输入的共栅结构.动态负载结构的触发器工作速度更快因为它减小了输出点的冲放电时间,而且由于工作时电流处于开关模式,其功耗更低.另外,触发器中采用交叉耦合的正反馈三极管对,加快了整个电路的速度.通过在片晶圆测试,该芯片在输入20 Gbit/s、长度为223-1的伪随机码时工作良好.功耗仅为108 mW,芯片面积为475 μm×578 μm. 相似文献
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介绍了一种应用于DRM/DAB频率综合器的宽带低相位噪声低功耗的CMOS压控振荡器.为了获得宽工作频带和大调谐范围,在LC谐振腔里并联一个开关控制的电容阵列.所设计的压控振荡器应用中芯国际的0.18μm RF CMOS工艺进行了流片实现.包括测试驱动电路和焊盘,整个芯片面积为750μm×560μm.测试结果表明,该压控振荡器的调谐范围为44.6%,振荡频率范围为2.27～3.57GHz.其相位噪声在频偏为1MHz时为-122.22dBc/Hz.在1.8V的电源电压下,其核心的功耗为6.16mW. 相似文献
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刘顺财 《福建工程学院学报》2014,(6):577-580
系统采用ARM920T作为核心处理器,以低频信号作为信号源,采用DDS技术,从而实现相频,幅度,频率特性的分析仪器,能够简单的实现信号源的时域和具体参数的波形。本系统主要由ARM920T控制处理器,DDS扫频模块,ADC采样模块,DAC输出模块,检波滤波器模块,扫频信号源幅度模块组成。其中处理器采样ARM920T,扫频信号源采样DDS芯片AD9851,检波模块以AD637JQ芯片构成,相位检测模块由AD8302芯片构成,通过DAC芯片TLV5618控制扫频信号的幅度。通过实验本仪器可以检测20Hz到1MH 相似文献
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给出了一个应用于无线局域网WLAN802.11a的中低噪声、高增益的下变频器.该下变频器采用高中频的结构,输入的射频频率(RF)、本振(LO)频率和输出的中频频率(IF)分别为5.15 ～5.35,4.15 ～4.35和1GHz.为了提高混频器的线性度,电路采用了伪差分的吉尔伯特结构和源极电阻负反馈技术;为了获得低的噪声系数,混频器采用电流源注入技术和LC谐振电路作为负载.此外,采用了一种改进的源极跟随器输出缓冲电路,在不恶化其他性能的情况下混频器可以达到较高的增益.该芯片采用0.18μm RF CMOS工艺制作,包含所有焊盘在内的芯片尺寸为580μm×1 185μm.测试结果表明:在1.8V电源电压下,消耗电流为3.8mA,转换增益为10.1dB,输入1dB压缩点为-3.5dBm,输入三阶截点为5.3dBm,单边带(SSB)噪声系数(NF)为8.65dB. 相似文献
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INTRODUCTIONRecently ,thehighfrequencyperformanceofCMOShavebeenimprovedsignificantlyinthelowgigahertzfrequencybands,makingitagoodcandidatefortheintegrationofbothdigitalandanalogchips.However,performances,suchasnoiseandlinearitycharacteristics,mustbeana ly… 相似文献
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Noise and linearity performances are critical characteristics for radio frequency integrated circuits (RFICs), especially
for low noise amplifiers (LNAs). In this paper, a detailed analysis of noise and linearity for the cascode architecture, a
widely used circuit structure in LNA designs, is presented. The noise and the linearity improvement techniques for cascode
structures are also developed and have been proven by computer simulating experiments. Theoretical analysis and simulation
results showed that, for cascode structure LNAs, the first metallic oxide semiconductor field effect transistor (MOSFET) dominates
the noise performance of the LNA, while the second MOSFET contributes more to the linearity. A conclusion is thus obtained
that the first and second MOSFET of the LNA can be designed to optimize the noise performance and the linearity performance
separately, without trade-offs. The 1.9GHz Complementary Metal-Oxide-Semiconductor (CMOS) LNA simulation results are also
given as an application of the developed theory. 相似文献
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在使用CMOS图像传感器获得金免疫层析试条的图像的基础上,使用多副图像平均法和PDE去除试条图像的噪声,再用Snake分割和Hough变换提取金免疫层析试条的检测窗口,然后使用积分扫描法较精确地提取金免疫层析试条的检测线,输出检测线内的总灰度值。实验结果表明,该方法比较理想地实现了金免疫层析试条的定量检测。 相似文献