共查询到20条相似文献，搜索用时 31 毫秒
1.
采用0.35μm CMOS工艺设计2.5 Gbit/s速率光纤通信用收发全集成电路.发射部分包括复接和激光驱动电路, 完成4路622 Mbit/s随机信号输入、1路2.5 Gbit/s驱动信号输出的功能; 接收部分完成1路2.5 Gbit/s微弱随机信号输入、 4路622 Mbit/s分接输出功能.主要电路包括前置放大、限幅放大、时钟恢复、数据判决和1: 4分接. 测试结果显示, 2.5 Gbit/s光纤通信用发射芯片逻辑功能正确, 激光驱动器输出数据眼图10%～90%上升、下降沿时间分别为211.1 ps和200 ps; 2.5 Gbit/s光纤通信用接收芯片接收灵敏度优于20 mV, 恢复出的数据和时钟分别经过1: 4数据分接和1: 4时钟分频后, 相位抖动的均方根值分别为15.6 ps和1.9 ps. 两芯片均适用于2.5 Gbit/s速率光纤通信系统. 相似文献
2.
描述了用于SDH光纤通信STM-16速率级的2.488Gbit/s时钟和数据恢复电路.该电路采用基于注入式锁相环和D触发器的电路结构,在标准的0.35μmCMOS工艺上实现流片.经过测试,当输入长度为231-1的伪随机序列,数据速率为2.488Gbit/s时,在误码率为10-12的条件下,电路的灵敏度小于20mV.恢复得到的时钟具有2.8ps的均方根相位抖动,在100kHz频偏处的相位噪声为-110dBc/Hz,并具有大于40MHz的捕获范围.5V电源供电时,电路消耗680mW功率.芯片面积为1.49mm×1mm. 相似文献
3.
采用TSMC0·18μm CMOS工艺实现了一种应用于光纤通信系统SDH STM-64的10Gbit/s1∶4分接器,整个系统采用树型结构,由1个高速1∶2分接器、2个低速1∶2分接器、分频器以及数据和时钟输入输出缓冲组成.为达到优化性能、降低功耗的目标,其中高速分接部分和5GHz1∶2分频器都采用共栅结构、单时钟输入的锁存器;而低速分接部分则由动态CMOS逻辑实现.通过在片晶圆测试,该芯片在输入10Gbit/s、长度为231-1的伪随机码流时工作性能良好,电源电压1·8V,功耗仅为100mW.芯片面积为0·65mm×0·75mm. 相似文献
4.
采用TSMC 0.18μmCMOS工艺实现了一种应用于光纤通信系统SDH STM-64的10 Gbit/s1:4分接器,整个系统采用树型结构,由1个高速1:2分接器、2个低速1:2分接器、分频器以及数据和时钟输入输出缓冲组成.为达到优化性能、降低功耗的目标,其中高速分接部分和5 GHz 1:2分频器都采用共栅结构、单时钟输入的锁存器;而低速分接部分则由动态CMOS逻辑实现.通过在片晶圆测试,该芯片在输入10 Gbit/s、长度为231-1的伪随机码流时工作性能良好,电源电压1.8 V,功耗仅为100mW.芯片面积为0.65 mm×0.75 mm. 相似文献
5.
采用TSMC 0.18 μm CMOS 工艺实现了一个20 Gbit/s 1∶2分接器,分接器由主从从、主从D触发器和数据输出缓冲组成.D触发器单元采用动态负载结构,其偏置晶体管采用单时钟输入的共栅结构.动态负载结构的触发器工作速度更快因为它减小了输出点的冲放电时间,而且由于工作时电流处于开关模式,其功耗更低.另外,触发器中采用交叉耦合的正反馈三极管对,加快了整个电路的速度.通过在片晶圆测试,该芯片在输入20 Gbit/s、长度为223-1的伪随机码时工作良好.功耗仅为108 mW,芯片面积为475 μm×578 μm. 相似文献
6.
采用TSMC 0.18 μm CMOS 工艺实现了一个20 Gbit/s 1∶2分接器,分接器由主从从、主从D触发器和数据输出缓冲组成.D触发器单元采用动态负载结构,其偏置晶体管采用单时钟输入的共栅结构.动态负载结构的触发器工作速度更快因为它减小了输出点的冲放电时间,而且由于工作时电流处于开关模式,其功耗更低.另外,触发器中采用交叉耦合的正反馈三极管对,加快了整个电路的速度.通过在片晶圆测试,该芯片在输入20 Gbit/s、长度为223-1的伪随机码时工作良好.功耗仅为108 mW,芯片面积为475 μm×578 μm. 相似文献
7.
描述了一种基于TSMC0 25μmCMOS工艺设计的10Gbit/s(STM 64,OC 192)四相位时钟1∶4分接器.为了实现最高的工作频率和抑制共模噪声,所有的电路都采用了源极耦合逻辑(SCFL)结构.本分接器的特点是通过采用固定延时缓冲来实现四相位时钟和输出边沿的对准.通过在晶圆测试,该芯片在输入10Gbit/s长度为231 -1伪随机码流时,分接功能正确.此时所测得的眼图的均方根抖动、上升沿和下降沿分别为11, 123和137ps.芯片面积为0 9mm×1 2mm,在3 3V单电源供电的情况下的典型功耗为550mW. 相似文献
8.
描述了一种基于TSMC 0.25 μm CMOS工艺设计的10 Gbit/s(STM-64,OC-192)四相位时钟1:4分接器.为了实现最高的工作频率和抑制共模噪声,所有的电路都采用了源极耦合逻辑(SCFL)结构.本分接器的特点是通过采用固定延时缓冲来实现四相位时钟和输出边沿的对准.通过在晶圆测试,该芯片在输入10 Gbit/s 长度为231-1伪随机码流时,分接功能正确.此时所测得的眼图的均方根抖动、上升沿和下降沿分别为11,123和137 ps.芯片面积为0.9 mm×1.2 mm,在3.3 V单电源供电的情况下的典型功耗为550 mW. 相似文献
9.
随着国家宽带、三网融合、物联网等重大战略的实施,作为支撑国家信息化发展的核心基础设施,宽带光网络呈现高速率、大容量发展趋势。过去几年,我国宽带用户数年均增长1500万左右,光纤到户（FTTH）等技术的普及又显著提高了单用户接入带宽,中国电信核心网络带宽持续以每年60%～80%速率增长,现有基于C波段（1528nm～1565nm）单波道10Gbit/s速率的800Gbit/s（80×10Gbit/s）光波分复用（WDM）传输系统已无法满足需求,单波道40Gbit/s速率、总容量达3.2Tbit/s（80×40Gbit/s）的WDM系统成为新一代骨干光网络的最佳选择。3.2Tbit/s WDM系统可在一对光纤中满足1亿人双向同时通话（64Kbit/s×5000万×2）,堪称＂信息高速铁路＂。 相似文献
10.
介绍了一种基于FPGA的可编程SONET OC-192 10 Gbit/s伪随机序列发生器和比特间插入奇偶校验码BIP-8的误码测试仪.该误码测试仪为并行反馈结构,可生成PRBS序列长度为27-1,210-1,215-1,223-1和231-1,通过SFI-4接口,采用10 Gbit/s收发一体光模块,其工作速率可达10 Gbit/s.在OC-192帧同步调整电路中,采用STM-64/OC192二分查找法的帧同步法,显著提高了帧同步速度并减少了帧同步逻辑的复杂度.该系统可作为一种低成本的测试仪评估OC-192-设备与器件,以取代昂贵的商用PRBS测试仪. 相似文献
11.
针对无源光网络(PON)设计了10 Gbit/s的突发模式前置放大器. 为了获取大动态范围和快速响应,电路采用DC耦合结构,并设计了一种反馈型峰值检测单元以实现自动增益控制与阈值提取功能. 利用调节型共源共栅(RGC)结构的输入级单元减小了电路的输入电阻,使得包括光检测器电容在内的大寄生电容与电路的主极点相隔离,从而提高了带宽. 该前置放大器采用低成本的0.13 μm CMOS工艺实现,芯片面积为425μm×475μm,总功耗为23.4mW. 测试结果表明,电路的工作速率范围在1.25 ～10.312 5Gbit/s,可提供64.0 dBΩ的高跨阻增益与54. 6 dBΩ的低跨阻增益,输入动态范围大于22.9 dB. 等效输入噪声电流为23.4 pA/Hz1/2. 该放大器可满足10G-EPON与XG-PON的相关指标. 相似文献
12.
13.
郭一博 《四川职业技术学院学报》2011,21(1):120-122
波分复用是长距离通信系统的技术之一,具有单信道速率快、通信容量大等优势。本文采用波分复用技术组建了16个信道,单信道速率12.3Gbit/s,总通信容量达到196.8Gbit/s的超大容量长距离越洋光纤通信系统。本文先对波分复用系统的关键技术做了介绍,包括光放大技术、色散补偿技术以及非线性效应的抑制技术。然后用OptiSystem软件搭建了通信系统,对系统的各个重要部分做了介绍,并通过对参数的分析,得到了理想的结果,验证了本文所设计的系统的可行性和正确性。 相似文献
14.
介绍了一种应用于下一代移动通信系统的高性能宽带射频收发信机的实现.本射频收发信机工作在6～6.3GHz频段,信道带宽达到100MHz,工作在时分双工模式并支持IMT-advanced系统采用的多输入多输出(MIMO)技术.为了获得最佳的性能,采用了经典的超外差结构.详细介绍了系统关键部件如低噪声放大器、功率放大器以及本地振荡器的设计问题.测试结果表明,射频收发信机的最大线性输出功率大于23dBm,低噪声放大器的增益和噪声系数分别为大约24dB和小于1dB.此外,误差矢量幅度(EVM)的测试结果表明实现的射频收发信机的性能远超过LTE-advanced系统的要求.采用最大8×8的MIMO配置,本射频收发信机在现场试验中支持超过1Gbit/s的数据传输率. 相似文献
15.
为了满足实际应用中对算法速度以及能耗的需要,提出了一种优化的SHA-1算法.该算法将环展开与预处理2种方法相结合,通过在迭代过程中引入中间变量,并且对中间变量进行预先计算,使原本单线程的运算能够多线程地并行运行.这种并行性缩短了散列函数操作的关键路径,将循环周期从原来的80缩减到了41,运算速率得到了提高,运算时所需的芯片面积也得以减少,从而降低了能耗.该算法在FPGA中硬件实现时的吞吐率高达1.2 Gbit/s,时钟频率最高为91 MHz,在吞吐率与时钟频率方面取得了较好的平衡.仿真结果表明,与其他SHA-1的改进算法相比,该优化算法在没有影响经典算法安全性的基础上,获得了较高的吞吐率和较快的速率. 相似文献
16.
CMOS工艺的低相位噪声LC VCO设计 总被引：3，自引：0，他引：3
本文介绍了用0.18μm 6层金属混合信号/射频 CMOS工艺设计的2个 LC谐振压控振荡器及测试结果, 并给出了优化设计的方法和步骤. 第1个振荡器采用混合信号晶体管设计, 振荡频率为2. 64GHz, 相位噪声为-93. 5dBc/Hz@500kHz. 第2个振荡器使用相同的电路结构, 采用射频晶体管设计, 振荡频率为2. 61GHz, 相位噪声为-95.8dBc/Hz＠500kHz. 在2V电源下, 它们的功耗是8mW, 最大输出功率分别为-7dBm和-5.4dBm. 2个振荡器均使用片上元件实现, 电路的集成简单可靠. 相似文献
17.
数字钟电路的设计 总被引：1，自引：0，他引：1
徐红霞 《广东技术师范学院学报》2008,(3):17-20
数字钟是一种采用数字电路实现对时、分、秒数字显示的计时装置。本文运用555定时器构成的多谐振荡器作为数字钟的时钟源设计了一种简单的数字钟电路,以实现电路对时间的显示。要求设计的数字电路不仅可实现计时功能还应具有一定的扩展功能。 相似文献
18.
19.
城域网WDM系统要求接入多种信号速率和格式,以满足用户的要求.文章提出了一种波长转换板的设计方法,使用ADN2817自适应提取12.3 Mb/s-2.7 Gb/s之间任意速率信号的时钟.还介绍了使用参考时钟测量接入信号速率的方法,这会在系统维护时带来较大的方便. 相似文献
20.
本刊于2013年第10期上刊登的“对一道小球抛落阶梯的例题质疑”,指出2010年第4期的“刍议物理习题的教育功能”中的例题的解法不够严密,并提出修正的做法.笔者提出另种解法,避免复杂分析过程,请同行指正.原题：如图1所示,小球从楼梯上以2 m/s的速度水平抛出,所有台阶的高度和宽度均为0.25 m,取g=10 m/s2,小球抛出后首先落到的台阶是（A）第1级台阶.（B）第2级台阶.（C）第3级台阶.（D）第4级台阶.原题解析：设小球从楼梯上以2 m/s2的速度水平抛出将落在第n级台阶上,每级台阶高度和宽度均为L=0.25m,则小球下降的高度为h=nL. 相似文献